Panel ekrana koji proizvodi LCD ekran sa tečnim kristalima široko se koristi u vojnoj opremi. Ovaj dizajn usvaja Spartan-3E FPGA kao hardver. LCD ekran od 2 karaktera i 16 karaktera uključuju grafički regulator Sitronix ST7066U za realizaciju karaktera ili kineskog karaktera LCD displeja. Ekran na celom ekranu, mobilni ekran u punom ekranu i prikaz sa jednim znakom na ekranu. Sve funkcije se implementiraju na VHDL jeziku kako bi zadovoljile zahteve LCD ekrana i postigle razne efekte prikaza.
Zahvaljujući maloj veličini, maloj težini i maloj potrošnji, LCD ekrani sa tečnim kristalima imaju širok spektar primena. Na primer, kao displej panela za vazduhoplove, rezervoare i brodove, prostor zauzeti originalnim CRT ekranom može se smanjiti, težina uređaja se može smanjiti, a pokretljivost se može poboljšati.
Ovaj dizajn koristi karakter LCD sa ugrađenim grafičkim kontrolerom Si.tronix ST7066U na razvojnoj ploči Spartan-3E, koji implementira: (1) prikaz jednoslih znakova na bilo kojoj poziciji i prikaz na celom ekranu i celom ekranu karaktera; (2) Prikazivanje prilagođenih znakova (karaktera) i prikaza pojedinačnih znakova kretanja celog ekrana. Među njima, grafički kontroler [1] je odgovoran za prijem upravljačkih komandi i podataka i njihovo slanje na LCD ekran.
1 Sitronix ST7066U grafički kontroler
Kontroler ima tri interne memorije, DD RAM, CGROM i CG RAM, koji treba inicijalizirati prije slanja podataka.
(1) DD RAM (prikaz podataka RAM)
Kôd znakova se čuva. Fizički, DD RAM ima ukupno 80 karaktera, svaka linija ima 40 znakova, ali samo 16 se mogu prikazati, a preostalih 24 se ne prikazuju. Prije čitanja ili pisanja, brojač adresa mora biti inicijalizovan. Brojač adrese može biti konstantan ili automatski povećan ili smanjen za 1 nakon čitanja ili pisanja.
(2) CG ROM (Generator znakova)
Font bitmap koji sadrži svaki unapred određeni karakter.
(3) CG RAM (RAM generatora karaktera)
Sadrži 8-bitne bitne mape prilagođenih karaktera. Svaki bitni bit karaktera se sastoji od 5 tačaka u 8-bitnim bitnim tačkama. Specifična upotreba je ista kao DD RAM.
1.1 Interfejs signali sa FPGA
Signali LCD i FPGA interfejsa [2] su: (1) omogućiti signal LCD_E; (2) registarski signal za odabir LCD_RS; (3) kontrolni signal za čitanje / pisanje LCD_RW; (4) četiri LCD linije podataka i linija podataka StrataFlash SF_D Reuse 11: 8.
1.2 Analiza vremena
Vrednost podataka SF_D 11: 8, LCD_RS, LCD_RW mora biti uspostavljena i stabilna najmanje 40 ns pre nego što LCD_E bude visok i LCD_E ostaje visok za najmanje 230 ns. U mnogim aplikacijama, LCD_RW je uvijek nizak jer podaci se obično ne čitaju sa ekrana.
Kao što je prikazano na slici 1, podaci se prenose u 8-bitnom formatu i podijeljeni su na visoke 4 bita i niske 4 bita. Prvi visoki 4 bitovi, a zatim niski 4 bitovi imaju interval od najmanje 1us. 8-bitna operacija pisanja ima minimalni interval od 40 do pre sledeće komunikacije, a kašnjenje se mora povećati na 1.64 ms nakon jasne naredbe.
FPGA LCD LCD dizajn
Slika 1 grafički prikaz grafičkog interfejsa LCD ekrana
2 dizajn prikaza podataka
2.1. Tabela protoka
Kao što je prikazano na slici 2, LCD prikaz podataka uključuje pokretanje inicijalizacije, prikaz konfiguracije, pisanje podataka na ekran, a početnu adresu treba postaviti prije pisanja podataka.
FPGA LCD LCD dizajn
Slika 2 Dijagram protokola LCD displeja
Kristal razvojne ploče je 50 MHz.
